formatting

Author: CRobeck

llvm/lib/Target/AMDGPU/SIInstrInfo.cpp

@@ -8814,7 +8814,7 @@ bool SIInstrInfo::isBasicBlockPrologue(const MachineInstr &MI,
   // be included.
   return IsNullOrVectorRegister &&
          (isSpill(Opcode) || (!MI.isTerminator() && Opcode != AMDGPU::COPY &&
-                                 MI.modifiesRegister(AMDGPU::EXEC, &RI)));
+                              MI.modifiesRegister(AMDGPU::EXEC, &RI)));
 }
 
 MachineInstrBuilder

llvm/lib/Target/AMDGPU/SIInstrInfo.h

@@ -716,33 +716,33 @@ class SIInstrInfo final : public AMDGPUGenInstrInfo {
   static bool isVGPRSpill(const MachineInstr &MI) {
     return MI.getOpcode() != AMDGPU::SI_SPILL_S32_TO_VGPR &&
            MI.getOpcode() != AMDGPU::SI_RESTORE_S32_FROM_VGPR &&
-		   (isSpill(MI) & isVALU(MI));
+           (isSpill(MI) & isVALU(MI));
   }
 
   bool isVGPRSpill(uint16_t Opcode) const {
     return Opcode != AMDGPU::SI_SPILL_S32_TO_VGPR &&
            Opcode != AMDGPU::SI_RESTORE_S32_FROM_VGPR &&
-		   (isSpill(Opcode) & isVALU(Opcode));
+           (isSpill(Opcode) & isVALU(Opcode));
   }
 
   static bool isSGPRSpill(const MachineInstr &MI) {
     return MI.getOpcode() == AMDGPU::SI_SPILL_S32_TO_VGPR ||
            MI.getOpcode() == AMDGPU::SI_RESTORE_S32_FROM_VGPR ||
-		   (isSpill(MI) & isSALU(MI));
+           (isSpill(MI) & isSALU(MI));
   }
 
   bool isSGPRSpill(uint16_t Opcode) const {
     return Opcode == AMDGPU::SI_SPILL_S32_TO_VGPR ||
            Opcode == AMDGPU::SI_RESTORE_S32_FROM_VGPR ||
-	       (isSpill(Opcode) & isSALU(Opcode));
+           (isSpill(Opcode) & isSALU(Opcode));
   }
 
   bool isSpill(uint16_t Opcode) const {
     return get(Opcode).TSFlags & SIInstrFlags::Spill;
   }
 
   static bool isSpill(const MachineInstr &MI) {
-	return MI.getDesc().TSFlags & SIInstrFlags::Spill;
+    return MI.getDesc().TSFlags & SIInstrFlags::Spill;
   }
 
   static bool isWWMRegSpillOpcode(uint16_t Opcode) {